Use of Pipeline Stages in the Compactor
Pipeline stages有时能够通过提高扫描移位频率来提高数据通过compactor中逻辑的整体速率。pipeline stages是通过logic level保持中间值输出的寄存器,所以进入logic level中的值可能在一个时钟周期中更早地更新。因为EDT逻辑逻辑级数相对较少,大多数设计不需要compactor pipeline stages来获得需要的移位频率,移位频率的限制因素通常是扫描链的性能和功耗。
当创建EDT逻辑时,可使用set_edt_options -pipeline_logic_level_in_compactor命令来使能在compactor中添加pipeline stages。
Use of Pipeline Stages Between Pads and Channel Inputs or Outputs
当一个pad和相应channel输入或输出之间的信号传播延迟过大时,可能想要添加pipeline stages。
通常,在top-level 设计集成期间,插入pipeline stages可以贯穿整个设计,pipeline stages一般不会放置在EDT逻辑中。
Channel Output Pipelining
为了支持channel output popelines,工具确保每个pattern有足够的shift cycles来flush out pipeline和observe所有扫描链。
完全加载扫描链所需要的cycles的数量&#